CVA6 RISC-Vプロセッサのパフォーマンスモデルを構築し、RTL実装前に性能関連の変更を評価した。CoreMarkでの精度は99.2%である。このモデルを使ってCVA6のスーパースカラ機能を評価した。設計フェーズでモデルを使ってパフォーマンスバグを検出・修正した。スーパースカラ機能によりCVA6のパフォーマンスはCoreMark上で40%向上した。
メモリ内デジタル処理(PIM)アーキテクチャを、高レベルのPythonライブラリからマイクロアーキテクチャ設計まで統合的に提案する。
Booth 乗算器の部分積配列を切り詰めることで、回路面積と消費電力を削減しつつ、数学的に保証された忠実な丸め込み動作を実現する。